• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    Die vorliegende Erfindung betrifft ein selektives Silizidierungsverfahren für Speichervorrichtungen und eine zugehörige Halbleitervorrichtung, wobei ein Silizid-Material (134) selektiv an der Oberfläche von aktiven Bereichen (106) einer Speichervorrichtung ausgebildet wird. Silizid-Material (136) kann darüber hinaus auch an der oberen Oberfläche von zu den aktiven Bereichen (106) benachbarten Wortleitungen (112) während des selektiven Silizidierungsverfahrens ausgebildet werden. Es wird lediglich eine einzige Nitrid-Isolierschicht (118) verwendet, wobei Abschnitte des Werkstücks (101) während der Ausbildung des Silizid-Materials (134, 136) durch einen Fotoresist (120) abgedeckt werden.
    公开号:DE102004007895A1
    申请号:DE200410007895
    申请日:2004-02-18
    公开日:2004-09-09
    发明作者:Martin Commons；Fazil Mohammed Fayaz；Paul Melton Mowbray Wensley
    申请人:Infineon Technologies AG；
    IPC主号:H01L21-336
    专利说明:
    [0001] Die vorliegende Erfindung beziehtsich auf ein selektives Silizidierungsverfahren für Speichervorrichtungenund eine zugehörigeHalbleitervorrichtung und insbesondere auf das Ausbilden von Silizidenbei der Halbleiterprozessierung.
    [0002] Halbleitervorrichtungen werden ineiner Vielzahl von elektronischen Anwendungen wie beispielsweisePCs und Handys bzw. zellularen Telefonen verwendet. Ein Ziel derHalbleiterindustrie ist daher im Allgemeinen die Verkleinerung derAbmessungen von Halbleitervorrichtungen. Eine Miniaturisierung wirdauch benötigt,um die wachsende Schaltungsdichte für derzeit notwendige Halbleiterproduktezu realisieren.
    [0003] Ein in elektronischen Systemen weitverbreitetes Halbleiterprodukt zum Speichern von Daten ist die Halbleiter-Speichervorrichtung,wobei ein allgemein bekannter Typ einer Halbleiter-Speichervorrichtungder sogenannte DRAM (Dynamic Random Access Memory) bzw. dynamischerSpeicher mit wahlfreiem Schreib-/Lese-Zugriff ist. Ein DRAM weist üblicherweiseMillionen oder Milliarden von einzelnen DRAM-Zellen auf, die ineinem Feld bzw. array angeordnet sind und jeweils ein Datenbit speichern.Eine DRAM-Speicherzelle weist üblicherweiseeinen Auswahl-Feldeffekttransistor (FET, Field Effect Transistor)sowie einen Speicherkondensator auf. Der Auswahl-FET ermöglicht dasAus- und Einlesen von Ladungen aus und in den Speicherkondensatorwährendeiner Lese- und Schreiboperation. Darüber hinaus werden diese Datenladungeninnerhalb des Speicherkondensators während einer Auffrischoperationperiodisch aufgefrischt bzw. erneuert.
    [0004] DRAM-Speicherkondensatoren werdenbeispielsweise durch Ätzenvon tiefen Gräbenin einem Substrat ausgebildet. Eine Viel zahl von Schichten elektrischleitender und isolierender Materialien werden zur Vervollständigungeines Speicherkondensators abgeschieden, der ein durch den Wert1 oder 0 dargestelltes Datenbit speichert. Herkömmliche DRAM-Entwürfe besitzeneinen Auswahl-FET, der in einer nachfolgenden Schicht seitlich vomSpeicherkondensator angeordnet ist. Einige DRAM-Entwürfe zeigeneine Anordnung des Auswahl-FET unmittelbar oberhalb des Speicherkondensatorsin seinem oberen Grabenabschnitt, wodurch Oberfläche gespart wird und eine größere Anzahlvon DRAM-Zellen auf einem einzigen Chip bzw. Baustein platziertwerden können.
    [0005] Neueste DRAM-Entwürfe zeigen sogenannte eingebetteteDRAMs, wobei eine Logikschaltung und die Speicherzellen in einemeinzigen Baustein hergestellt werden. Dadurch ergeben sich weitere Herausforderungenbei der Herstellung, die sich darin zeigen, dass Leitbahnen für die Speicherzellenan Stelle von Metall oftmals Silizium benötigen. Da jedoch Silizium einegeringere Leitfähigkeitals metallische Materialien aufweist, werden oftmals Maßnahmenergriffen, um die Leitfähigkeitdes Siliziums und die Leistungsmerkmale wie z.B. eine Geschwindigkeitzu verbessern.
    [0006] Der Erfindung liegt daher die Aufgabezu Grunde ein selektives Silizidierungsverfahren für Speichervorrichtungenund eine zugehörigeHalbleitervorrichtung zu schaffen, wodurch verbesserte Leistungsmerkmaleermöglichtwerden.
    [0007] Erfindungsgemäß wird diese Aufgabe hinsichtlichdes Verfahrens durch die Maßnahmendes Patentanspruchs 1 und hinsichtlich der Vorrichtung durch dieMerkmale des Patentanspruchs 14 gelöst.
    [0008] Ein bevorzugtes Ausführungsbeispielder Erfindung zeigt ein Verfahren zur Herstellung einer Halbleitervorrichtung.Bei dem Verfahren wird zunächstein Werkstückvorbereitet, wobei das Werkstückein Halbleitermaterial aufweist und darin zu mindest eine Speicherzelleausgebildet ist. Ferner werden erste Leitbahnen in der Nähe der zumindest einenSpeicherzelle ausgebildet, wobei die ersten Leitbahnen einen Zugriffauf die zumindest eine Speicherzelle ermöglichen. Eine erste Isolierschichtwird oberhalb der zumindest einen Speicherzelle und der ersten Leitbahnenausgebildet, wobei eine zweite Isolierschicht oberhalb der erstenIsolierschicht angeordnet wird. Schließlich wird ein Fotoresist oberhalbder zweiten Isolierschicht ausgebildet. Ein Abschnitt des Fotoresistswird entfernt und die zweite Isolierschicht und die erste Isolierschichtgeätzt,wodurch zumindest ein aktiver Bereich der Speicherzelle freigelegtwird. Abschließendwird ein Silizid-Material an der Oberfläche des freigelegten aktivenBereichs und der oberen Oberflächeder ersten Leitbahn ausgebildet.
    [0009] Gemäß einem weiteren bevorzugtenAusführungsbeispielder vorliegenden Erfindung wird in einem Herstellungsverfahren für eine Speichervorrichtungzunächstein Werkstückvorbereitet, wobei das Werkstückein Halbleitermaterial aufweist, und anschließend zumindest eine Speicherzelleinnerhalb des Werkstücksausgebildet wird. In der Näheder zumindest einen Speicherzelle wird zumindest eine erste Leitbahnausgebildet, wobei die erste Leitbahn einen Zugriff auf die zumindesteine Speicherzelle ermöglicht.Eine erste Isolierschicht wird oberhalb der zumindest einen Speicherzelleund der ersten Leitbahn angeordnet, wobei ferner eine zweite Isolierschichtoberhalb der ersten Isolierschicht ausgebildet wird. Ein Fotoresistwird oberhalb der zweiten Isolierschicht ausgebildet, ein Abschnittdes Fotoresists entfernt und die zweite Isolierschicht sowie dieerste Isolierschicht geätzt,wodurch zumindest eine obere Oberfläche der ersten Leitbahnen freigelegtwerden und ein Abschnitt der ersten Isolierschicht an den Seitenwänden derersten Leitbahnen verbleibt. Ein Silizid-Material wird an der oberenOberflächeder ersten Leitbahn ausgebildet und ein isolierendes Material oberhalbvon zumindest dem Silizid-Material ausgebildet. Ferner wird bei demVerfahren das isolierende Material oberhalb der silizidierten aktiven Bereichegeöffnet,wobei die Öffnungoberhalb der silizidierten aktiven Bereiche mit einem elektrischleitenden Material aufgefülltund zumindest eine zweite Leitbahn oberhalb des elektrisch leitendenMaterials ausgebildet wird.
    [0010] Gemäß einem weiteren bevorzugtenAusführungsbeispielder vorliegenden Erfindung weist eine Halbleitervorrichtung einWerkstückauf, welches aus einem Halbleitermaterial besteht, wobei das Werkstück zumindesteine darin ausgebildete Speicherzelle aufweist und die Speicherzelleeinen aktiven Bereich besitzt. Die Halbleitervorrichtung besitztferner zumindest eine erste Leitbahn in der Nähe der zumindest einen Speicherzelle,wobei die erste Leitbahn einen Zugriff zu der zumindest einen Speicherzelleermöglichtund die erste Leitbahn eine obere Oberfläche und Seitenwände aufweist.Eine erste Isolierschicht wird oberhalb der zumindest einen Speicherzelleund der zumindest einen ersten Leitbahn ausgebildet, wobei ein Spaceroberhalb der zumindest einen Seitenwand der zumindest einen erstenLeitbahn ausgebildet ist. Ein Silizid-Material wird ferner oberhalbdes aktiven Bereichs der Speicherzelle ausgebildet.
    [0011] Die Vorteile der bevorzugten Ausführungsbeispielegemäß vorliegenderErfindung ergeben sich im Wesentlichen durch das Verfahren zum Ausbildeneines Silizid-Materials oberhalb eines aktiven Bereichs und/odereiner ersten Leitbahn, wodurch der Kontaktwiderstand des aktivenBereichs und/oder der ersten Leitbahn verbessert wird. Ferner wirderfindungsgemäß das sogenanntethermische Budget auf Grund der Verwendung von nur einer einzigenNitridschicht verbessert. Das Verfahren weist darüber hinausnur wenige Prozessschritte auf, wodurch die eigentliche Prozesszeit(RPT, Raw Process Time) verringert wird. Eine verringerte Anzahlvon Prozessschritten resultiert üblicherweisein einer verringerten Möglichkeitzu Einbringen von Defekten bzw. Verunreinigungen, wodurch sich einehöhere Ausbeuteergibt.
    [0012] In den weiteren Unteransprüchen sindweitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
    [0013] Die Erfindung wird nachstehend anhandvon Ausführungsbeispielenunter Bezugnahme auf die Zeichnung näher beschrieben.
    [0014] Es zeigen:
    [0015] 1 bis 4 vereinfachte Schnittansichten zurVeranschaulichung wesentlicher Herstellungsschritte gemäß einemAusführungsbeispielder Erfindung; und
    [0016] 5 eineSchnittansicht zur Veranschaulichung eines weiteren Ausführungsbeispielsder Erfindung mit einem tiefen Grabenkondensator.
    [0017] Gleiche Bezugszeichen bezeichnennachfolgend gleiche oder entsprechende Elemente oder Schichten,wobei in den Figuren relevante Größenverhältnisse der bevorzugten Ausführungsbeispiele lediglichangedeutet, jedoch nicht notwendigerweise maßstabsgetreu sind.
    [0018] Die Herstellung und Verwendung derderzeit bevorzugten Ausführungsbeispielewerden nachfolgend im Einzelnen beschrieben. Es sei jedoch darauf hingewiesen,dass die vorliegende Erfindung nicht darauf beschränkt ist,sondern auf eine Vielzahl von alternativen Ausführungsbeispielen angewendet werdenkann. Die nachfolgend beschriebenen speziellen Ausführungsbeispieledienen lediglich zur Veranschaulichung der Erfindung und haben keine schutzbegrenzendeWirkung.
    [0019] Nachfolgend werden bevorzugte Ausführungsbeispieleder vorliegenden Erfindung beschrieben und die wesentlichen Vorteileder Ausführungsbeispielekurz diskutiert. In den Figuren sind jeweils Schnittansichten deraktiven Bereiche einer Speicherzelle dargestellt, obwohl eine Vielzahlweiterer Speicherzel len und weiterer Elemente der Speicherzellenin den dargestellten Halbleitervorrichtungen vorhanden sein können. Dievorliegende Erfindung wird nachfolgend in einem speziellen Zusammenhanghinsichtlich der bevorzugten Ausführungsbeispiele, nämlich einemsogenannten DRAM (Dynamic Random Access Memory) beschrieben. Dievorliegende Erfindung kann sich jedoch in gleicher Weise auch aufandere Speichervorrichtungen und Halbleitervorrichtung beziehen.
    [0020] 1 zeigteine Schnittansicht einer Halbleitervorrichtung 100 gemäß einemAusführungsbeispielder Erfindung. Ein Werkstück 101 wirdzunächst vorbereitet,wobei das Werkstück 101 vorzugsweise einenHalbleiterwafer oder ein Substrat aufweist, das beispielsweise miteinem ersten Dotierstoff zum Ausbilden einer N-Wanne 102 undmit einem zweiten Dotierstoff zum Ausbilden einer P-Wanne 104 dotiertist. Zur Realisierung einer P-Dotierung bzw. eines P-dotierten Materialswird üblicherweiseBor verwendet, währendzum Ausbilden von N-Dotiergebieten bzw. N-dotierten Materialein üblicherweiseArsen oder Phosphor verwendet werden. Das Werkstück 101 weist üblicherweiseein Halbleitermaterial wie zum Beispiel ein einkristallines Siliziumsubstratauf und kann darüberhinaus weitere elektrisch leitende Schichten oder weitere Halbleiterelementewie beispielsweise Transistoren oder Dioden aufweisen. Das Werkstück 101 kannalternativ auch einen Verbundhalbleiter wie z.B. GaAs, InP, Si/Ge,SiC usw. aufweisen.
    [0021] Innerhalb des Werkstücks 101 wirdzumindest eine Speicherzelle ausgebildet. Die Speicherzelle weisteinen (in 1 nicht dargestellten;siehe 5) tiefen Grabenkondensator 144 undaktive Bereiche 108 sowie 106 auf, die als Zugriffsbereiche bzw.Anschlussbereiche fürden tiefen Grabenkondensator 144 verwendet werden. An derOberfläche desHalbleitersubstrats 101 kann eine nicht dargestellte Pad-Nitridschichtausgebildet sein. Der tiefe Grabenkondensator 144 der Speicherzelleweist einen Graben auf, der ein hohes Seitenverhältnis (aspect ratio) aufweist,wobei die Tiefe beispiels weise wesentlich größer ist als seine Breite. In 5 ist beispielsweise nurder obere Bereich des tiefen Grabenkondensators 144 dargestellt.Der Graben kann etwa 100 nm breit und ca. 10 μm tief unterhalb einer oberenOberflächedes Substrats 101 ausgebildet werden, wobei der Grabenin Abhängigkeitvon einer jeweiligen Anwendung auch kleiner oder größer sein kann.Der tiefe Grabenkondensator 144 kann hinsichtlich einerDraufsicht auf das Werkstück 101 eine ovaleForm aufweisen. Alternativ kann der tiefe Grabenkondensator 144 jedochauch andere Formen wie beispielsweise eine quadratische, rechteckige odereine Kreisform aufweisen. Der tiefe Grabenkondensator 144 kannbeispielsweise einen Speicherknoten oder einen Kondensator der Speicherzelle darstellen.
    [0022] Innerhalb des tiefen Grabens wirdein Kragenoxid bzw. Collar-Oxid 146 ausgebildet.Das Graben-Kragenoxid 146 dient der Isolierung von Speicherzellenund anderen (nicht dargestellten) Bauelementen innerhalb des Werkstücks 101 voneinander. Innerhalbder Gräbenwird an der Oberflächedes Kragenoxids 146 ein Halbleitermaterial 150 wiebeispielsweise Polysilizium abgeschieden. Das Halbleitermaterial 150 wirdzurückgebildetoder von der oberen Oberflächedes Wafers 10 beispielsweise unter Verwendung eines Trockenätzverfahrensinnerhalb des Grabens bis zu einer vorbestimmten Tiefe unterhalbder oberen Oberflächedes Substrats 101, beispielsweise bis auf eine Tiefe von300 bis 400 nm, zurückgeätzt. DieRückbildungbzw. das Vertiefen des ersten Halbleitermaterials 150 alsGrabenfüllmaterial legteine Kanallängeeines Auswahltransistors fest. Ein oberes Grabenoxid (TTO, Top TrenchOxide) 148 wird anschließend an der Oberfläche desHalbleitermaterials 150 ausgebildet.
    [0023] Wieder zurückkehrend zur 1 weist die Speicherzelle 100 aktiveBereiche 106 und 108 innerhalb des Werkstücks 101 auf.Beispielsweise ist der aktive Bereich 106 ein N–-Gebietund der aktive Bereich 108 ein P–-Gebiet.Ferner wird ein Gatedielektrikum und insbesondere ein Gateoxid 110 ander Ober flächedes Werkstücks 101 ausgebildet.Das Gatedielektrikum 110 kann beispielsweise Siliziumdioxidoder andere Isoliermaterialien aufweisen. Ferner wird an der Oberfläche desGatedielektrikums 110 ein elektrisch leitendes Material 112/114 abgeschieden,welches vorzugsweise Polysilizium, alternativ jedoch auch andereHalbleitermaterialien oder ein Metall aufweisen kann. Das elektrischleitende Material 112/114 und das Gatedielektrikum 110 werdenzum Ausbilden von ersten Leitbahnen 112 und von zweitenLeitbahnen 114 strukturiert bzw. gemustert und geätzt. Dieerste Leitbahn 112 enthälthierbei beispielsweise aktive Wortleitungen, während die zweiten Leitbahnen 114 vorzugsweiseNeben-Wortleitungen (passing word 1ines) der Speichervorrichtungdarstellen. Die ersten und zweiten Leitbahnen 112 und 114 können beispielsweiseparallel zueinander in und aus einer Zeichnungsebene heraus verlaufen.Beispielsweise kann an die aktive Wortleitung 112 ein sich änderndesSignal angelegt werden, währendeine Versorgungsspannung von z.B. 3,3 V oder eine andere Spannungan die Neben-Wortleitung 114 angelegt wird. Die erstenLeitbahnen 112 und die zweiten Leitbahnen 114 wirkenbeispielsweise als sogenannte Steuerelektroden bzw. Gates. Soferndie erste Leitbahn 112 als ein Gate bzw. eine Steuerelektrodeverwendet wird, stellen beispielsweise die aktiven Bereiche 106 und 108 jeweiligeSource- und Draingebiete dar. In gleicher Weise kann auch die zweiteLeitbahn 114 als Steuerelektrode bzw. Gate funktionieren,wobei die aktiven Bereiche 152 (siehe 5) und 108 als Source- und Draingebietewirken. Die ersten und zweiten Leitbahnen 112 und 114 können beispielsweiseeine Breite von 114 bis 240 nm oder darunter und eine Höhe kleineroder gleich ca. 200 nm (2000 Angström) aufweisen, obwohl die erstenund zweiten Leitbahnen 112 und 114 auch andere Abmessungenbesitzen können.
    [0024] Nach dem Ausbilden der Wortleitungen 112 und 114 wirderfindungsgemäß eine ersteIsolierschicht 116 oberhalb bzw. an der Oberfläche des Werkstücks 101 ausgebildetund insbesondere abgeschieden, wodurch die Leitbahnen 112 und 114 sowie die freigelegtenAbschnitte des Werkstücks 101 ganzflächig bedecktwerden. Die Isolierschicht 116 weist vorzugsweise ein dotiertesOxid wie z.B. BPSG (Bor-Phosphor-Silikatglas) auf, obwohl auch andere Isoliermaterialienalternativ verwendet werden können.Eine zweite Isolierschicht 118 wird an der Oberfläche derersten Isolierschicht 116 ausgebildet. Die zweite Isolierschicht 118 weistvorzugsweise ein Nitrid wie z.B. Siliziumnitrid auf, obwohl alternativauch andere Isoliermaterialien verwendet werden können.
    [0025] Ein Fotoresist 120 wirdan der Oberfläche derzweiten Isolierschicht gemäß 1 aufgebracht. Der Fotoresist 120 wirdzum Freilegen von Silizidierbereichen 122 gemustert undgeätzt.Der auf dem Werkstück 101 verbleibendeFotoresist 120 bedeckt demzufolge insbesondere die Bereichezwischen den ersten und zweiten Leitbahnen 112 und 114.Zur Vermeidung von Kurzschlüssenund Gerätefehlern istes wünschenswert,dass kein elektrisch leitendes Material zwischen den ersten undzweiten Leitbahnen 112 und 114 ausgebildet oderabgeschieden wird.
    [0026] Mit dem auf dem Werkstück 101 verbleibendenFotoresist wird anschließendeine Ätzungzum Entfernen der ersten und zweiten Isolierschicht 116 und 118 ander Oberflächeder ersten Leitbahnen 112 und an der oberen Oberfläche deraktiven Bereiche 106 gemäß 2 durchgeführt. Vorzugsweise wird beidieser Ätzungein Zweistufen-Ätzverfahrendurchgeführt,wobei in einem ersten hauptsächlichanisotropen Ätzverfahrenzunächstdie zweite Isolierschicht 118 von den oberen bzw. horizontalenOberflächeentfernt wird, währenddas zweite Isoliermaterial 118 an den Seitenwänden 132 derersten Leitbahnen 112 bestehen bleibt. Der zweite Ätzschrittist vorzugsweise ein hauptsächlichisotropes Ätzverfahren, welchesselektiv zu den Nitridschichten 132 und 126 wirkt,wobei die erste Isolierschicht 116 von den oberen Oberflächen 124 und 128 derersten Leitbahnen 112 und des aktiven Bereichs 106 jeweilsentfernt wird. Währenddes zweiten Ätzschrittsschütztdie Nitrid schicht 132 die darunter liegende dotierte Oxidschicht 130,so dass sich ein Spacer bestehend aus der ersten Isolierschicht 130 undder zweiten Isolierschicht 132 an den Seitenwänden derersten Leitbahnen 112 ergibt. Es sei darauf hingewiesen,dass auf Grund des verwendeten Ätzverfahrensein relativ kleiner Abschnitt 126 der ersten Isolierschicht 116 oberhalbeines Abschnitts einer oberen Kante der ersten Leitbahnen 112 bestehenbleiben kann. Dieser Abschnitt 126 kann eine schräge Kanteaufweisen bzw. kann spitz zulaufen, wobei die Nitridschicht 132 ander Seitenwand der ersten Leitbahnen 112 einen nach untenabgerundeten oberen Bereich aufweist, wie in 2 dargestellt ist.
    [0027] Gemäß 3 wird wiederum unter Beibehaltung desFotoresists 120 an der Oberfläche des Werkstücks 101 derWafer einem Element wie Kobalt ausgesetzt, wodurch ein Silizid-Material an den freigelegtenHalbleiterflächenbzw. Halbleitermaterialien ausgebildet wird. Gemäß einem Ausführungsbeispiel wirdder aktive Bereich 106 einem derartigen Element ausgesetzt,wobei ein Silizid-Material 134 an der Oberfläche desaktiven Bereichs 106 ausgebildet wird. Gemäß einemweiteren Ausführungsbeispiel kannein Abschnitt der oberen Oberflächevon zumindest einer der ersten Leitbahnen 112 dem Kobalt ausgesetztwerden, wodurch ein Silizid-Material 136 an der Oberfläche derersten Leitbahnen 112 ausgebildet wird. In einem weiterenAusführungsbeispiel wirddas Silizid-Material 134 und 136 gleichzeitigan der Oberflächedes aktiven Bereichs 106 und der ersten Leitbahn 112 ausgebildet.
    [0028] Das Silizid-Material 134 und 136 wirdvorzugsweise dadurch hergestellt, dass das Werkstück 101 einemGas mit einem Element wie beispielsweise Kobalt ausgesetzt wird.Das Kobalt reagiert mit der oberen Oberfläche des Siliziums oder desHalbleitermaterials, wodurch ein Silizid an der oberen Oberfläche ausgebildetwird. Alternativ kann das Silizid-Material 134 und 136 durchchemische Dampfabscheidung (CVD, Chemical Vapor Deposition), physikalischeDampfabscheidung (PVD, Phy sical Vapor Deposition) oder durch einanderes Abscheideverfahren ausgebildet werden. Das Silizid-Material 134 und 136 weistvorzugsweise aktives CoSi auf, obwohl als Silizid-Materialien beispielsweiseauch andere Silizide alternativ verwendet werden können. Vorzugsweisebesitzt das Silizid-Material 134 und 136 eine hoheLeitfähigkeit.Ferner ist das verwendete Abscheideverfahren vorzugsweise ein selektivesAbscheideverfahren, bei dem kein Silizid an der Oberfläche derNitridschicht 126 oder 132 oder an der Oberfläche derersten Isolierschicht 130 ausgebildet wird.
    [0029] Gemäß 4 wird als Nächstes der Fotoresist 120 entferntund eine dritte Isolierschicht 138 an der Oberfläche desWerkstücks 101 ausgebildetund insbesondere abgeschieden. Die dritte Isolierschicht 138 weistvorzugsweise BPSG auf, obwohl auch andere Isoliermaterialien wiebeispielsweise TEOS (Tetra-Ethyl-Orthosilane) verwendet werden kann.Vorzugsweise wird die dritte Isolierschicht 138 bis zueiner Dicke aufgebracht bzw. abgeschieden, bei der die Topographiedes Wafers vollständigbedeckt wird, wobei das dargestellte konformale glatte Oberflächenfinishausgebildet werden kann.
    [0030] Als Nächstes wird die dritte Isolierschicht138 zum Ausbilden eines Musters für einen Stöpsel bzw. Kontakt 140 strukturiertbzw. gemustert und geätzt. Wolframoder andere Metalle oder Halbleitermaterialien werden anschließend ander Oberflächeder dritten Isolierschicht 138 als elektrisch leitendesMaterial 140 ausgebildet und vorzugsweise abgeschieden. Daselektrisch leitende Material 140 berührt hierbei bzw. stößt an dieSilizidschicht 134, welche an der Oberfläche desaktiven Bereichs 106 ausgebildet ist. Abschließend werdenan der Oberflächeder dritten Isolierschicht 138 dritte Leitbahnen 142 ausgebildet, dievorzugsweise im Wesentlichen senkrecht oder in einer zur erstenund zweiten Leitbahn 112 und 114 verschiedenenRichtung verlaufen. Der aus dem elektrisch leitenden Material bestehendeStöpsel bzw.Kontakt 140 wirkt als sogenanntes Via zum Verbinden derdritten Leitbahn 142 mit dem Silizid-Material 134 desdarunter liegenden aktiven Bereichs 106. Die dritte Leitbahn 142 kannbeispielsweise eine Bitleitung der Speichervorrichtung darstellenund Kupfer oder andere elektrisch leitende oder halbleitende Materialienaufweisen. Ferner kann die dritte Leitbahn 142 auch einen(nicht dargestellten) sogenannten Liner bzw. eine Einlage wie beispielsweiseTitannitrid aufweisen, das vor dem Abscheiden des elektrisch leitendenMaterials ausgebildet bzw. abgeschieden wird. Die Silizidschicht 134 verbessertdie Leitfähigkeitder elektrischen Verbindung, wodurch man eine erhöhte Geschwindigkeitund verbesserte Leistungsmerkmale der Halbleitervorrichtung erhält. Nachfolgendkönnenweitere isolierende, elektrisch leitende und/oder halbleitende Materialienan der Oberflächedes Wafers abgeschieden und/oder gemustert bzw. strukturiert werden,um die Halbleitervorrichtung zu vervollständigen.
    [0031] Die ersten, zweiten und dritten Leitbahnen 112, 114 und 142 stellenvorzugsweise die Wortleitungen und Bitleitungen der Speichervorrichtungdar und sind üblicherweisemit aktiven Elementen oder Logikschaltungen verbunden, die an andererStelle in der Halbleitervorrichtung vorgesehen sind (in den Figurensind nicht alle Verbindungen dargestellt). Die Wortleitungen undBitleitungen 112, 114 und 142 dienenim Wesentlichen einem Zugriff auf die Speicherzelle zum Lesen und/oderSchreiben von Daten, die als Ladungen im Speicherkondensator 144 gemäß 5 abgelegt sind. Insbesonderekann die aktive Wortleitung 112 zum Verbinden der Steuerelektrode desTransistors mit der Speicherzelle (siehe 5) verwendet werden. Auf diese Weiseverringert das Silizid-Material 136, welches an der Oberfläche der erstenWortleitungen 112 ausgebildet ist, den Widerstand einerVerbindung zu weiteren Bauelementen bzw. einer Logikschaltung (wobeidiese Verbindung nicht dargestellt ist und beispielsweise an anderer Stellein der Halbleitervorrichtung in einer zur Zeichenoberfläche parallelenEbene entlang der Wortleitung 112 liegt). Die Verringerungdes Widerstands verbessert die Leistungsmerkmale und elektrischen Eigenschaften,wodurch sich eine erhöhteBetriebsgeschwindigkeit der Speichervorrichtung ergibt. In 5 ist lediglich ein tieferGrabenkondensator 144 dargestellt; es kann jedoch auchein weiterer tiefer Grabenkondensator auf der linken Seite der Zeichnungund an der anderen Seite der ersten Wortleitung 112 spiegelbildlichausgebildet sein.
    [0032] Zu den Vorteilen der vorliegendenErfindung zähleninsbesondere hinsichtlich des Verfahrens das Ausbilden eines Silizid-Materials an derOberfläche einesaktiven Bereiches und/oder einer ersten Leitbahn. Das Silizid-Materialverringert den Kontaktwiderstand der Verbindungen zu anderen Bauelementenoder Logikschaltungen wie beispielsweise einem Stöpsel oderVia 140, wodurch sich eine erhöhte Schaltgeschwindigkeit undverbesserte Leistungsmerkmale ergeben. Das Verfahren besitzt nursehr wenige Prozessschritte, wodurch die Gesamtprozesszeit (RPT,Raw Process Time) verringert werden kann. Darüber hinaus resultiert die geringereAnzahl von Prozessschritten auch in einer geringeren Wahrscheinlichkeitzum Einbringen von Verunreinigungen oder Defekten, wodurch sichdie Ausbeute verbessert.
    [0033] Erfindungsgemäß wird darüber hinaus auch das benötigte thermischeBudget (thermal budget) auf Grund der Verwendung einer einzigenNitridschicht verringert. Bei der Herstellung von herkömmlichenSpeichervorrichtungen werden üblicherweise mehrereNitridschichten zur Erzielung einer verbesserten Gleichmäßigkeitder Isolierschicht zwischen der aktiven Wortleitung 112 undder Neben-Wortleitung 114 abgeschieden. Mit jeder Abscheidungeiner Nitridschicht wird jedoch thermischer Stress bzw. eine thermischeSpannung in den Halbleiterwafer eingebracht. Darüber hinaus kann ein thermischer Zykluseine Bewegung bzw. Diffusion von Dotierstoffen der aktiven Bereichehervorrufen, wodurch der Herstellungsprozess eine unerwünschte Variabilität erhält. Erfindungsgemäß wird demgegenüber das benötigte bzw.zur Verfügunggestellte thermische Budget verringert, da lediglich eine Nitridschicht 118 benötigt wird.
    [0034] Ein weiterer Vorteil besteht darin,dass keine parasitärenSpacer bzw. Seitenwandisolationsschichten zwischen der aktiven Wortleitung 112 und derNeben-Wortleitung 114 ausgebildet werden. Demzufolge wirdzwischen der aktiven und Neben-Wortleitung 112 und 114 keineSpacerätzungbenötigt,da die Nitridschicht 118 auf der fertiggestellten Vorrichtungverbleibt. Dadurch ergibt sich der Vorteil, dass weniger Prozessschrittebenötigtwerden, wodurch die Gesamtprozesszeit (RPT) und folglich die Herstellungskostenverringert werden. Darüberhinaus könnenderartige herkömmlicheparasitäre Spacerätzungendie Ausbildung von Defekten oder Beschädigungen hervorrufen, die sichnegativ auf die Ladungshalteeigenschaften einer Speicherzelle auswirken.Erfindungsgemäß erhält man demzufolge eineSpeichervorrichtung mit verbesserten Ladungshalteeigenschaften.
    [0035] Ein weiterer Vorteil ist darin zusehen, dass fürdas Strukturieren bzw. Mustern und Ätzen des Fotoresists 120 einesogenannte DUV-Lithographie (Deep-Ultraviolet lithography) verwendetwerden kann, welche eine Wellenlängevon ca. 248 nm verwendet und eine bessere Ausrichtung bzw. Justierungermöglicht.DUV stellt ein hochwertigeres Lithographieverfahren gegenüber demsogenannten I-Line-Lithographieverfahren dar, welches eine Wellenlänge von365 nm verwendet.
    [0036] Die erfindungsgemäßen Ausführungsbeispiele sind insbesonderebei sogenannten eingebetteten DRAM-Speichervorrichtungen vorteilhaft,wo z.B. Speicherzellen auf dem gleichen Baustein wie die Logikschaltungenausgebildet werden. Die vorliegende Erfindung kann jedoch auch invorteilhafter Weise auf Anwendungen in anderen Speichervorrichtungenund Halbleitervorrichtungen verwendet werden. Obwohl die Ausführungsbeispieleder vorliegenden Erfindung und ihre Vorteile im Detail beschriebenwurden, könnenselbstverständlicheine Vielzahl von Änderungen,Ersetzungen und Modifikationen gemacht werden, ohne vom Kern derErfindung abzuweichen. Beispielsweise können die beschriebenen Materialienund Herstellungsschritte durch alternative Materialien und alternativeProzessschritte in entsprechender Weise ersetzt werden.
    [0037] Darüber hinaus beschränkt sichdie vorliegende Erfindung nicht auf die speziellen Ausführungsbeispielehinsichtlich der Prozessierung, Bearbeitung, Herstellung und Zusammensetzungvon Materialien, sondern umfasst in gleicher Weise auch alternativeProzessierungen, Bearbeitungen, Herstellungsmöglichkeiten und Zusammensetzungenvon Materialien, die im Wesentlichen gleiche oder ähnlicheEigenschaften oder Funktionsmerkmale aufweisen.
    [0038] Die vorliegende Erfindung betrifftein selektives Silizidierungsverfahren für Speichervorrichtungen undeine zugehörigeHalbleitervorrichtung, wobei ein Silizid-Material selektiv an derOberflächevon aktiven Bereichen einer Speichervorrichtung ausgebildet wird.Silizid-Material kann darüberhinaus auch an der oberen Oberflächevon zu den aktiven Bereichen benachbarten Wortleitungen während desselektiven Silizidierungsverfahrens ausgebildet werden. Es wirdlediglich eine einzige Nitrid-Isolierschicht verwendet, wobei Abschnittedes Werkstücks während derAusbildung des Silizid-Materials durch einen Fotoresist abgedecktwerden.
    权利要求:
    Claims (21)
    [1] Verfahren zur Herstellung einer Halbleitervorrichtungmit den Schritten: Vorbereiten eines Werkstücks (101), wobei das Werkstück ein Halbleitermaterialaufweist; Ausbilden von zumindest einer Speicherzelle innerhalbdes Werkstücks(101); Ausbilden von zumindest einer ersten Leitbahn(112) in der Näheder zumindest einen Speicherzelle, wobei die erste Leitbahn (112)einen Zugriff auf die zumindest eine Speicherzelle ermöglicht; Ausbildeneiner ersten Isolierschicht (116) an der Oberfläche derzumindest einen Speicherzelle und der ersten Leitbahn (112); Ausbildeneiner zweiten Isolierschicht (118) an der Oberfläche derersten Isolierschicht (116); Ausbilden eines Fotoresists(120) an der Oberfläche derzweiten Isolierschicht (118); Entfernen eines Abschnittsdes Fotoresists (120); Ätzen der zweiten Isolierschicht(118) und der ersten Isolierschicht (116) zumFreilegen von zumindest einem aktiven Bereich (106) derzumindest einen Speicherzelle; und Ausbilden eines Silizid-Materials(134) an der Oberfläche(128) des freigelegten aktiven Bereichs (106).
    [2] Verfahren nach Patentanspruch 1, dadurch gekennzeichnet,dass beim Ätzender zweiten Isolierschicht (118) und der ersten Isolierschicht(116) ferner eine obere Oberfläche (124) der erstenLeitbahn (112) freigelegt wird, wobei beim Ausbilden desSilizid-Materials ferner ein Silizid-Material (136) ander Oberflächeder ersten Leitbahn (112) ausgebildet wird.
    [3] Verfahren nach Patentanspruch 1 oder 2, dadurch gekennzeichnet,dass die erste Isolierschicht (116) Bor-Phosphor-Silikatglasund die zweite Isolierschicht (118) Siliziumnitrid aufweist.
    [4] Verfahren nach einem der Patentansprüche 1 bis3, dadurch gekennzeichnet, dass beim Ätzen der zweiten Isolierschicht(118) und der ersten Isolierschicht (116) einAbschnitt (130) der ersten Isolierschicht an den Seitenwänden derzumindest einen ersten Leitbahn (112) bestehen bleibt.
    [5] Verfahren nach einem der Patentansprüche 1 bis4, dadurch gekennzeichnet, dass beim Ausbilden des Silizid-Materials(134, 136) das Werkstück (101) einem Kobaltausgesetzt wird.
    [6] Verfahren nach einem der Patentansprüche 1 bis5, dadurch gekennzeichnet, dass beim Ausbilden des Fotoresists (120)und beim Entfernen eines Abschnitts des Fotoresists ein DUV-Verfahrendurchgeführtwird.
    [7] Verfahren nach einem der Patentansprüche 1 bis6, dadurch gekennzeichnet, dass beim Ätzen der zweiten Isolierschicht(118) und der ersten Isolierschicht (116) einZweistufen-Ätzprozessdurchgeführtwird, wobei eine der Ätzstufenein anisotropes Ätzverfahrenaufweist.
    [8] Verfahren nach Patentanspruch 7, dadurch gekennzeichnet,dass im Zweistufen-Ätzprozessein erstes Ätzverfahrenmit einer hauptsächlichanisotropen Ätzungund ein zweites Ätzverfahrenmit einer hauptsächlichisotropen Ätzungdurchgeführtwird.
    [9] Verfahren nach einem der Patentansprüche 1 bis8, gekennzeichnet durch die weiteren Schritte: Ausbilden einerdritten Isolierschicht (138) zumindest an der Oberfläche desSilizid-Materials (134); Öffnen der dritten Isolierschicht(138) beim silizidierten aktiven Bereich (106); Auffüllen der Öffnung beimsilizidierten aktiven Bereich (106) mit einem elektrischleitenden Material (140); und Ausbilden von zumindesteiner dritten Leitbahn (142) an der Oberfläche deselektrisch leitenden Materials (140).
    [10] Verfahren nach einem der Patentansprüche 1 bis9, dadurch gekennzeichnet, dass die zumindest eine Speicherzelleein DRAM-Speicherelement aufweist.
    [11] Verfahren nach einem der Patentansprüche 1 bis10, dadurch gekennzeichnet, dass die dritte Isolierschicht (138)Bor-Phosphor-Silikatglas aufweist.
    [12] Verfahren nach einem der Patentansprüche 1 bis11, dadurch gekennzeichnet, dass zumindest eine zweite Leitbahn(114) in der Näheder zumindest einen Speicherzelle ausgebildet wird, wobei der Fotoresist(120) einen Bereich zwischen der ersten Leitbahn (112)und der zweiten Leitbahn (114) während des Ausbildens des Silizid-Materials schützt.
    [13] Verfahren nach Patentanspruch 12, dadurch gekennzeichnet,dass die zumindest eine erste Leitbahn (112) eine aktiveWortleitung, die zumindest eine zweite Leitbahn (114) eineNeben-Wortleitung und die zumindest eine dritte Leitbahn (142)eine Bitleitung darstellt.
    [14] Halbleitervorrichtung mit: einem Werkstück (101),wobei das Werkstückein Halbleitermaterial aufweist und darin zumindest eine Speicherzelleausgebildet ist, welche einen aktiven Bereich (106) aufweist; zumindesteiner ersten Leitbahn (112), die in der Nähe der zumindesteinen Speicherzelle ausgebildet ist und einen Zugriff darauf ermöglicht,wobei die erste Leitbahn (112) eine obere Oberfläche (124)und Seitenwändeaufweist; einer ersten Isolierschicht (116), die ander Oberflächeder zumindest einen Speicherzelle und der zumindest einen erstenLeitbahn (112) ausgebildet ist; einem Spacer (132),der zumindest an einer Seitenwand der zumindest einen ersten Leitbahn(112) ausgebildet ist; und einem Silizid-Material (134),das an der Oberflächedes aktiven Bereichs (106) der Speicherzelle ausgebildetist.
    [15] Halbleitervorrichtung nach Patentanspruch 14, dadurchgekennzeichnet, dass Silizid-Material (136)auch an der oberen Oberfläche(124) der zumindest einen Leitbahn (112) ausgebildetist.
    [16] Halbleitervorrichtung nach einem der Patentansprüche 14 oder15, dadurch gekennzeichnet, dass die erste Isolierschicht (116)Bor-Phosphor-Silikatglas und der Spacer (132) Siliziumnitridaufweist.
    [17] Halbleitervorrichtung nach einem der Patentansprüche 14 bis16, dadurch gekennzeichnet, dass das Silizid-Material (134, 136)Kobalt-Silizid aufweist.
    [18] Halbleitervorrichtung nach einem der Patentansprüche 14 bis17, gekennzeichnet durch eine dritte Isolierschicht (138),die zumindest oberhalb des Silizid-Materials (134) ausgebildetist; ein elektrisch leitendes Material (14), welchesinnerhalb der dritten Isolierschicht (138) ausgebildetist und oberhalb der aktiven Bereiche (106) das Silizid-Material(134) berührt;und zumindest eine dritte Leitbahn (142), die an derOberflächedes elektrisch leitenden Materials (140) ausgebildet istund diese berührt.
    [19] Halbleitervorrichtung nach einem der Patentansprüche 14 bis18, gekennzeichnet durch zumindest eine zweite Leitbahn (114),die in der Näheder zumindest einen Speicherzelle ausgebildet ist.
    [20] Halbleitervorrichtung nach Patentanspruch 19, dadurchgekennzeichnet, dass die zumindest eine erste Leitbahn (112)eine aktive Wortleitung, die zumindest eine zweite Leitbahn (114)eine Neben-Wortleitung und die zumindest eine dritte Leitbahn (142)eine Bitleitung darstellt.
    [21] Halbleitervorrichtung nach einem der Patentansprüche 14 bis20, dadurch gekennzeichnet, dass die zumindest eine Speicherzelleeine DRAM-Speicherzelle darstellt.
    类似技术:
    公开号 | 公开日 | 专利标题
    US9559201B2|2017-01-31|Vertical memory devices, memory arrays, and memory devices
    US9362418B2|2016-06-07|Semiconductor structures including bodies of semiconductor material and methods of forming same
    US8624350B2|2014-01-07|Semiconductor device and method of fabricating the same
    US10692879B2|2020-06-23|Semiconductor device including different orientations of memory cell array and peripheral circuit transistors
    US6130449A|2000-10-10|Semiconductor memory device and a method for fabricating the same
    CN105702568B|2020-05-22|静态随机存取存储器的制造方法与半导体装置的制造方法
    JP4074451B2|2008-04-09|半導体装置の製造方法
    US8188552B2|2012-05-29|Transistor structure
    US7291877B2|2007-11-06|Integrated circuit arrangement with capacitor
    US7101783B2|2006-09-05|Method for forming bit-line of semiconductor device
    US7682896B2|2010-03-23|Trench metal-insulator-metal | capacitors integrated with middle-of-line metal contacts, and method of fabricating same
    US7372091B2|2008-05-13|Selective epitaxy vertical integrated circuit components
    US7453103B2|2008-11-18|Semiconductor constructions
    US8299574B2|2012-10-30|Semiconductor constructions
    KR100547227B1|2006-01-31|신규한 디램 액세스 트랜지스터
    US5959322A|1999-09-28|Isolated SOI memory structure with vertically formed transistor and storage capacitor in a substrate
    EP1170804B1|2008-04-02|Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren
    DE4236814C2|1994-03-10|Verfahren zur Bildung eines Kondensators
    US6426253B1|2002-07-30|Method of forming a vertically oriented device in an integrated circuit
    US7425740B2|2008-09-16|Method and structure for a 1T-RAM bit cell and macro
    KR100984469B1|2010-09-30|실리사이드화된 리세스된 실리콘
    US7241655B2|2007-07-10|Method of fabricating a vertical wrap-around-gate field-effect-transistor for high density, low voltage logic and memory array
    DE10324491B4|2005-07-14|Herstellungsverfahren für Dual-Workfunction-Logikbauelemente in vertikalen DRAM-Prozessen
    EP1364373B1|2005-12-28|Verfahren zur herstellung eines speicherkondensators
    KR100560647B1|2006-05-25|반도체소자에서의감소된기생누설
    同族专利:
    公开号 | 公开日
    CN1531065A|2004-09-22|
    US6849495B2|2005-02-01|
    US20040171213A1|2004-09-02|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2004-09-09| OP8| Request for examination as to paragraph 44 patent law|
    2006-03-23| 8131| Rejection|
    优先权:
    申请号 | 申请日 | 专利标题
    [返回顶部]